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筆試題面試題

時(shí)間：2022-07-13 23:28:40 筆試我要投稿

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筆試題面試題

IC 設(shè)計(jì)基礎(chǔ)(流程、工藝、版圖、器件)

筆試題面試題

1、我們公司的產(chǎn)品是集成電路，請(qǐng)描述一下你對(duì)集成電路的認(rèn)識(shí)，列舉一些與集成電路相

關(guān)的內(nèi)容(如講清楚模擬、數(shù)字、雙極型、CMOS、MCU、RISC、CISC、DSp、ASIC、FpGA

等的概念)。(仕蘭微面試題目)

2、FpGA 和 ASIC 的概念，他們的區(qū)別。(未知)

答案：FpGA 是可編程 ASIC。

ASIC:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個(gè)用戶設(shè)計(jì)和制造的。根據(jù)一個(gè)

用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與門陣

列等其它 ASIC(Application Specific IC)相比，它們又具有設(shè)計(jì)開(kāi)發(fā)周期短、設(shè)計(jì)制造成本低、

開(kāi)發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)

英文全稱為：N-Mental-Oxide-Senmiconductor。

Metal-Oxide-SemIConductor的意思為金屬-氧化物-半導(dǎo)體，而擁有這種結(jié)構(gòu)的晶體管我們稱之為MOS晶體管。

有p型MOS管和N型MOS管之分。由MOS管構(gòu)成的集成電路稱為MOS集成電路，由NMOS組成的電路就是NMOS集成電路，由pMOS管組成的電路就是pMOS集成電路，由NMOS和pMOS兩種管子組成的互補(bǔ)MOS電路，即CMOS電路

9、What is pC Chipset? (揚(yáng)智電子筆試) 芯片組(Chipset)是主板的核心組成部分，按照在主板上的排列位置的不同，通常分為北橋芯片和南橋芯片。北橋芯片提供對(duì)CpU的類型和主頻、內(nèi)存的類型和最大容量、 ISA/pCI/AGp插槽、ECC糾錯(cuò)等支持。南橋芯片則提供對(duì)KBC(鍵盤控制器)、RTC(實(shí)時(shí)時(shí) 鐘控制器)、USB(通用串行總線)、Ultra DMA/33(66)EIDE數(shù)據(jù)傳輸方式和ACpI(高級(jí) 能源管理)等的支持。其中北橋芯片起著主導(dǎo)性的作用，也稱為主橋(Host Bridge)。　　除了最通用的南北橋結(jié)構(gòu)外，目前芯片組正向更高級(jí)的加速集線架構(gòu)發(fā)展，Intel的 8xx系列芯片組就是這類芯片組的代表，它將一些子系統(tǒng)如IDE接口、音效、MODEM和USB直接接入主芯片，能夠提供比pCI總線寬一倍的帶寬，達(dá)到了266MB/s。

集成電路工藝

integrated circuit technique

把電路所需要的晶體管、二極管、電阻器和電容器等元件用一定工藝方式制作在一小塊硅片、玻璃或陶瓷襯底上，再用適當(dāng)?shù)墓に囘M(jìn)行互連，然后封裝在一個(gè)管殼內(nèi)，使整個(gè)電路的體積大大縮小，引出線和焊接點(diǎn)的數(shù)目也大為減少。集成的設(shè)想出現(xiàn)在50年代末和60年代初，是采用硅平面技術(shù)和薄膜與厚膜技術(shù)來(lái) 實(shí)現(xiàn)的。

電子集成技術(shù)按工藝方法分為以硅平面工藝為基礎(chǔ)的單片集成電路、以薄膜技術(shù)為基礎(chǔ)的薄膜集成電路和以絲網(wǎng)印刷技術(shù)為基礎(chǔ)的厚膜集成電路。

首先我們要了解三極管的基本原理，三極管就是一條電流的通道，有一個(gè)電極控制這個(gè)通道的通和斷，如果說(shuō)三極管的基本原理用這樣的比喻比較牽強(qiáng)附會(huì)的話，在設(shè)計(jì)三極管的版圖時(shí)，它就非常的確切了，我們先畫(huà)一條綠色的線條表示通道，再畫(huà)一條橫跨過(guò)通道的紅色線條表示控制柵極三極管相當(dāng)于一條通道，在這條通道上電流出發(fā)的那一端叫做源極，而電流到達(dá)的那一端叫做漏極，控制電流通斷的那個(gè)電極叫做柵極，那么柵極需要帶上什么樣的電壓才表示通道導(dǎo)通呢?一般情況下，柵極對(duì)源極的電壓為0V時(shí)，表示關(guān)斷，柵極上帶 0.7V以上的電壓時(shí)，表示導(dǎo)通，應(yīng)該注意柵極電壓是對(duì)源極而言的。

上述的 MOS三極管我們叫它 N型 MOS管，對(duì)應(yīng)的，還有一種 p型 MOS 管， p型 MOS管的特性正好完全相反，電流從漏極出發(fā)到達(dá)源極，柵極帶上比漏極低于0.7V以下的電壓時(shí)， MOS管導(dǎo)通。

什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象?怎樣判斷?如何消除?(漢王筆試)

解答：在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過(guò)了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。

a) 什么是Setup 和Holdup時(shí)間?

建立時(shí)間(setup time)是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果建立時(shí)間不夠，數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被打入觸發(fā)器;保持時(shí)間(hold time)是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果保持時(shí)間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。

b) 什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象?怎樣判斷?如何消除?

信號(hào)在FpGA器件內(nèi)部通過(guò)連線和邏輯單元時(shí)，都有一定的延時(shí)。延時(shí)的大小與連線的長(zhǎng)短和邏輯單元的數(shù)目有關(guān)，同時(shí)還受器件的制造工藝、工作電壓、溫度等條件的影響。信號(hào)的高低電平轉(zhuǎn)換也需要一定的過(guò)渡時(shí)間。由于存在這兩方面因素，多路信號(hào)的電平值發(fā)生變化時(shí)，在信號(hào)變化的瞬間，組合邏輯的輸出有先后順序，并不是同時(shí)變化,往往會(huì)出現(xiàn)一些不正確的尖峰信號(hào)，這些尖峰信號(hào)稱為"毛刺"。如果一個(gè)組合邏輯電路中有"毛刺"出現(xiàn)，就說(shuō)明該電路存在"冒險(xiǎn)"。用 D觸發(fā)器，格雷碼計(jì)數(shù)器，同步電路等優(yōu)秀的設(shè)計(jì)方案可以消除。

c) 請(qǐng)畫(huà)出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路?

就是把D觸發(fā)器的輸出端加非門接到D端。

d) 什么是"線與"邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求?

將幾個(gè)OC門結(jié)構(gòu)與非門輸出并聯(lián)，當(dāng)每個(gè)OC門輸出為高電平時(shí)，總輸出才為高，這種連接方式稱為線與。

e) 什么是同步邏輯和異步邏輯?

整個(gè)設(shè)計(jì)中只有一個(gè)全局時(shí)鐘成為同步邏輯。

多時(shí)鐘系統(tǒng)邏輯設(shè)計(jì)成為異步邏輯。

f) 請(qǐng)畫(huà)出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖(數(shù)據(jù)接口、控制接口、所存器/緩沖器)。

是不是結(jié)構(gòu)圖?

g) 你知道那些常用邏輯電平?TTL與COMS電平可以直接互連嗎?

TTL,cmos，不能直連

LVDS:LVDS(Low Voltage Differential Signal)即低電壓差分信號(hào)，LVDS接口又稱RS644總線接口，是20世紀(jì)90年代才出現(xiàn)的一種數(shù)據(jù)傳輸和接口技術(shù)。